본문으로 이동

14 nm 공정

위키백과, 우리 모두의 백과사전.
(14 nm에서 넘어옴)
반도체
소자
제조
미래
v • d • e • h

"14 나노미터 공정"은 "22 nm" (또는 "20 nm") 노드를 계승하는 MOSFET 기술 노드를 위한 마케팅 용어이다. "14 nm"는 국제 반도체 기술 로드맵 (ITRS)에 의해 명명되었다. 2011년경까지는 "22 nm" 이후의 노드가 "16 nm"가 될 것으로 예상되었다. 모든 "14 nm" 노드는 평면형 규소 CMOS 기술의 비평면 진화형인 멀티게이트 소자 기술의 일종인 FinFET (핀 전계 효과 트랜지스터) 기술을 사용한다.

적어도 1997년부터 "공정 노드"는 순전히 마케팅 기반으로 명명되었으며, 집적 회로 상의 치수와는 관련이 없다.[1] "14nm" 장치 상의 게이트 길이, 금속 피치 또는 게이트 피치 어느 것도 14 나노미터가 아니다.[2][3][4] 예를 들어, TSMC와 삼성의 "10 nm" 공정은 트랜지스터 밀도 면에서 인텔의 "14 nm"와 "10 nm" 공정 사이 어딘가에 위치하며, TSMC의 "7 nm" 공정은 치수적으로 인텔의 "10 nm" 공정과 유사하다.[5]

삼성전자는 2013년에 "10 nm 급" NAND 플래시 칩을 제조하기 전인 2014년에 "14 nm" 칩 테이프 아웃을 완료했다. 같은 해, SK하이닉스는 "16 nm" 낸드 플래시 양산을 시작했으며, TSMC는 "16 nm" FinFET 생산을 시작했다. 이듬해 인텔은 소비자에게 "14 nm" 규모의 장치 출시를 시작했다.

역사

[편집]

배경

[편집]

"14 nm" 장치의 해상도는 전자빔 리소그래피를 사용하더라도 고분자 레지스트에서는 달성하기 어렵다. 또한 이온화 방사선의 화학적 효과도 신뢰할 수 있는 해상도를 약 30 nm로 제한하는데, 이는 현재 최첨단 액침 노광을 사용해서도 달성 가능하다. 하드마스크 재료와 다중 패터닝이 필요하다.

더 심각한 제약은 플라즈마 손상이 저유전율 재료에 미치는 영향에서 온다. 손상 범위는 일반적으로 20 nm 두께이지만,[6] 약 100 nm까지 올라갈 수도 있다.[7] 저유전율 재료가 더 다공성이 될수록 손상 감도는 더 나빠질 것으로 예상된다. 비교를 위해, 구속되지 않은 규소의 원자 반경은 0.11 nm이다. 따라서 약 90개의 Si 원자가 채널 길이를 따라 늘어서게 되어 상당한 누설 전류가 발생한다.

텔라 이노베이션과 세쿼이아 디자인 시스템즈는 2010년경 "16 nm"/"14 nm" 노드에 대해 이중 노광을 허용하는 방법론을 개발했다.[8] 삼성과 시높시스도 당시 "22 nm" 및 "16 nm" 설계 흐름에 더블 패터닝을 구현하기 시작했다.[9] 멘토 그래픽스는 2010년에 "16 nm" 테스트 칩 테이프 아웃을 보고했다.[10] 2011년 1월 17일, IBM은 ARM과 팀을 이루어 "14 nm" 칩 처리 기술을 개발할 것이라고 발표했다.[11]

2011년 2월 18일, 인텔은 "14 nm" 제조 공정과 최첨단 300 mm 웨이퍼를 사용하여 칩을 제조하도록 설계된 애리조나주에 50억 달러 규모의 새로운 파운드리를 건설할 것이라고 발표했다.[12][13] 새로운 팹은 Fab 42라고 명명될 예정이었으며, 건설은 2011년 중반에 시작될 예정이었다. 인텔은 새로운 시설을 "세계에서 가장 발전된 대용량 제조 시설"이라고 광고했으며, 2013년에 가동될 것이라고 밝혔다. 이후 인텔은 이 시설 개장을 연기하고 기존 시설을 14-nm 칩을 지원하도록 업그레이드하기로 결정했다.[14] 2011년 5월 17일, 인텔은 2014년 로드맵을 발표했는데, 여기에는 제온, Core, Atom 제품 라인을 위한 "14 nm" 트랜지스터가 포함되었다.[15]

기술 시연

[편집]

1990년대 후반, 히타치 중앙 연구소의 히사모토가 이끄는 일본 팀은 FinFET 기술 개발을 위한 국제 연구팀과의 협력을 시작했으며, 여기에는 TSMC의 천밍후와 다양한 캘리포니아 대학교 버클리 연구원들이 포함되었다. 1998년, 이 팀은 17 nm 공정까지 장치를 성공적으로 제작했다. 그들은 나중에 2001년에 15 nm FinFET 공정을 개발했다.[16] 2002년, 시블리 아메드(방글라데시), 스콧 벨, 시러스 태버리(이란), 제프리 보커, 데이비드 카이저, 천밍후 (TSMC), 추재 킹 류를 포함한 UC 버클리의 국제 연구팀은 FinFET 장치를 10 nm 게이트 길이까지 시연했다.[16][17]

2005년, 도시바는 측벽 스페이서 공정을 사용하여 15 nm 게이트 길이와 10 nm 핀 너비를 갖춘 15 nm FinFET 공정을 시연했다.[18] 2003년에는 16 nm 노드의 경우 로직 트랜지스터의 게이트 길이가 약 5 nm가 될 것이라고 제안된 바 있다.[19] 2007년 12월, 도시바는 15 나노미터 두께의 선을 사용한 시제품 메모리 유닛을 시연했다.[20]

2009년 12월, 대만 정부 소유의 국립 나노소자 연구소는 "16 nm" SRAM 칩을 생산했다.[21]

2011년 9월, 하이닉스는 "15 nm" 낸드 셀 개발을 발표했다.[22]

2012년 12월, 삼성전자는 "14 nm" 칩 테이프 아웃을 완료했다.[23]

2013년 9월, 인텔은 "14 nm" 브로드웰 CPU를 사용한 울트라북 노트북을 시연했으며, 인텔 CEO 브라이언 크르자니크는 "[CPU]는 올해 말까지 출시될 것"이라고 말했다.[24] 그러나 2014년 2월 기준으로, 출시는 2014년 4분기까지 더욱 연기되었다.[25]

2014년 8월, 인텔은 자사의 "14 nm" 제조 공정으로 제조될 첫 번째 제품인 코어 M 프로세서를 위한 "14 nm" 마이크로아키텍처의 세부 사항을 발표했다. 코어 M 프로세서 기반의 첫 시스템은 2014년 4분기에 출시될 예정이었다. 인텔의 기술 및 제조 그룹 수석 펠로우이자 공정 아키텍처 및 통합 책임자인 마크 보어는 "인텔의 14 나노미터 기술은 2세대 트라이게이트 트랜지스터를 사용하여 업계 최고의 성능, 전력, 밀도 및 트랜지스터당 비용을 제공한다"고 말했다.[26]

2018년에는 인텔이 "14 nm" 팹 용량 부족을 발표했다.[27]

출시된 장치

[편집]

2013년, SK하이닉스는 "16 nm" 낸드 플래시 양산을 시작했으며,[28] TSMC는 "16 nm" FinFET 생산을 시작했으며,[29] 삼성은 "10 nm 급" NAND 플래시 생산을 시작했다.[30]

2014년 9월 5일, 인텔은 저TDP 코어 M 제품군에 속하는 최초의 3가지 브로드웰 기반 프로세서인 코어 M-5Y10, 코어 M-5Y10a, 코어 M-5Y70을 출시했다.[31]

2015년 2월, 삼성전자는 자사의 플래그십 스마트폰인 갤럭시 S6 및 S6 엣지가 "14 nm" 엑시노스 SoC을 탑재할 것이라고 발표했다.[32]

2015년 3월 9일, 애플은 "Early 2015" 맥북과 맥북 프로를 출시했는데, 이 제품들은 "14 nm" 인텔 프로세서를 사용했다. 주목할 만한 것은 i7-5557U로, 인텔 아이리스 그래픽스 6100과 3.1 GHz로 작동하는 두 개의 코어를 가지고 있으며, 단 28W를 사용한다.[33][34]

2015년 9월 25일, 애플은 아이폰 6S & 6S Plus를 출시했는데, 이 제품들은 "데스크톱급" A9 칩을 탑재했다.[35] 이 칩은 삼성에서 "14 nm" 공정으로, TSMC (대만 반도체 제조 회사)에서 "16 nm" 공정으로 제조되었다.

2016년 5월, 엔비디아는 파스칼 아키텍처 기반의 지포스 10 시리즈 GPU를 출시했는데, 이는 TSMC의 "16 nm" FinFET 기술과 삼성의 "14 nm" FinFET 기술을 통합한 것이다.[36][37]

2016년 6월, AMD는 폴라리스 아키텍처 기반의 라데온 RX 400 GPU를 출시했는데, 이는 삼성의 "14 nm" FinFET 기술을 통합한 것이다. 이 기술은 그 당시 글로벌파운드리스에 2차 공급을 위해 라이선스되었다.[38]

2016년 8월 2일, 마이크로소프트는 Xbox One S를 출시했는데, 이는 TSMC의 "16 nm" 공정을 사용했다.

2017년 3월 2일, AMD는 젠 아키텍처 기반의 라이젠 CPU를 출시했는데, 이는 삼성의 "14 nm" FinFET 기술을 통합한 것으로, 그 당시 글로벌파운드리스가 구축하기 위해 라이선스되었다.[39]

2017년 10월에 출시된 NEC SX-Aurora TSUBASA 프로세서[40]는 TSMC의 "16 nm" FinFET 공정을 사용했으며, NEC SX 슈퍼컴퓨터와 함께 사용하도록 설계되었다.[41]

2018년 7월 22일, 글로벌파운드리스는 삼성의 라이선스된 14LP 공정을 기반으로 한 "12 nm" Leading-Performance (12LP) 공정을 발표했다.[42]

2018년 9월, 엔비디아는 튜링 아키텍처 기반의 GPU를 출시했는데, 이 제품들은 TSMC의 "12 nm" 공정으로 제조되었으며, 평방 밀리미터당 24.67 백만 개의 트랜지스터 밀도를 가졌다.[43]

14 nm 공정 노드

[편집]
ITRS 로직 장치
기반 규칙 (2015) 		삼성[a] TSMC[44] 인텔 글로벌파운드리스[b] SMIC
공정명 16/14 nm 14LPE 14LPP 11LPP 16FF
(16 nm)		 16FF+
(16 nm)		 16FFC
(16 nm)		 12FFC
(12 nm) 		14 nm 14 nm + 14 nm ++ 14LPP[45]
(14 nm)		 12LP[46][47]
(12 nm)		 12LP+ 14 nm 12 nm 
트랜지스터 밀도 (MTr/mm2) 알 수 없음 32.94[42] 54.38[42] 28.88[48] 33.8[49] 37.5[50][c]
44.67[52] 		30.59[42] 36.71[42] 알 수 없음 30[53] 33.77
트랜지스터 게이트 피치 (nm) 70 78 88 70 84 84 알 수 없음 90 96
인터커넥트 피치 (nm) 56 67 70 52 알 수 없음 알 수 없음 알 수 없음 알 수 없음
트랜지스터 핀 피치 (nm) 42 49 45 42 48 알 수 없음 51 48
트랜지스터 핀 폭 (nm) 8 8 알 수 없음 8 알 수 없음 알 수 없음 알 수 없음 알 수 없음
트랜지스터 핀 높이 (nm) 42 ~38 37 42 알 수 없음 알 수 없음 알 수 없음 알 수 없음
생산 연도 2015 2014 Q4[54] 2016 Q1[55] 2018 H2[56] 2013 Q4 risk production
2014 production		 2015 Q3 2016 Q2 2017 2014 Q3[57] 2016 H2[58] 2017[59] 2016 2018 2020 Q3[60] 2019 Q3 risk production[61]
2019 Q4 production[62]		 2019 Q4 risk production[63]
2020 Q4 production[64]
  1. ↑ 2차 공급은 글로벌파운드리스.
  2. ↑ 삼성의 14 nm 공정 기반.
  3. ↑ 인텔은 이 공식 사용:[51] #

숫자가 낮을수록 좋지만, 트랜지스터 밀도는 반대이다.[65] 트랜지스터 게이트 피치는 CPP (contacted poly pitch)라고도 하며, 인터커넥트 피치는 MMP (minimum metal pitch)라고도 한다.[66][67][68][69][70]

[71]

각주

[편집]
  1. ↑ “No More Nanometers – EEJournal”. 2020년 7월 23일. 
  2. ↑ Shukla, Priyank. “A Brief History of Process Node Evolution”. 《design-reuse.com》. 2019년 7월 9일에 확인함. 
  3. ↑ Hruska, Joel. “14nm, 7nm, 5nm: How low can CMOS go? It depends if you ask the engineers or the economists...”. 《ExtremeTech》. 
  4. ↑ “Exclusive: Is Intel Really Starting To Lose Its Process Lead? 7nm Node Slated For Release in 2022”. 《wccftech.com》. 2016년 9월 10일. 
  5. ↑ “Life at 10nm. (Or is it 7nm?) And 3nm - Views on Advanced Silicon Platforms”. 《eejournal.com》. 2018년 3월 12일. 
  6. ↑ Richard, O.; 외. (2007). 《Sidewall damage in silica-based low-k material induced by different patterning plasma processes studied by energy filtered and analytical scanning TEM》. 《Microelectronic Engineering》 84. 517–523쪽. doi:10.1016/j.mee.2006.10.058. 
  7. ↑ Gross, T.; 외. (2008). 《Detection of nanoscale etch and ash damage to nanoporous methyl silsesquioxane using electrostatic force microscopy》. 《Microelectronic Engineering》 85. 401–407쪽. doi:10.1016/j.mee.2007.07.014. 
  8. ↑ Axelrad, V.; 외. (2010). Rieger, Michael L; Thiele, Joerg, 편집. 《16nm with 193nm immersion lithography and double exposure》. 《Proc. SPIE》. Design for Manufacturability through Design-Process Integration IV 7641. 764109쪽. Bibcode:2010SPIE.7641E..09A. doi:10.1117/12.846677. S2CID 56158128. 
  9. ↑ Noh, M-S.; 외. (2010). Dusa, Mircea V; Conley, Will, 편집. 《Implementing and validating double patterning in 22-nm to 16-nm product design and patterning flows》. 《Proc. SPIE》. Optical Microlithography XXIII 7640. 76400S쪽. Bibcode:2010SPIE.7640E..0SN. doi:10.1117/12.848194. S2CID 120545900. 
  10. ↑ “Mentor moves tools toward 16-nanometer”. EETimes. 2010년 8월 23일. 
  11. ↑ “IBM and ARM to Collaborate on Advanced Semiconductor Technology for Mobile Electronics”. 《IBM Press release》. 2011년 1월 17일. 2011년 1월 21일에 원본 문서에서 보존된 문서. 
  12. ↑ “Intel to build fab for 14-nm chips”. EE Times. 2013년 2월 2일에 원본 문서에서 보존된 문서. 2011년 2월 22일에 확인함. 
  13. ↑ Update: Intel to build fab for 14-nm chips
  14. ↑ “Intel shelves cutting-edge Arizona chip factory”. 《Reuters》. 2014년 1월 14일. 
  15. ↑ “Implementing and validating double patterning in 22-nm to 16-nm product design and patterning flows”. 《AnandTech》. 2011년 5월 17일. 
  16. ↑ 가 나 Tsu-Jae King, Liu (2012년 6월 11일). “FinFET: History, Fundamentals and Future”. 《University of California, Berkeley》. Symposium on VLSI Technology Short Course. 2019년 7월 9일에 확인함. 
  17. ↑ Ahmed, Shibly; Bell, Scott; Tabery, Cyrus; Bokor, Jeffrey; Kyser, David; Hu, Chenming; Liu, Tsu-Jae King; Yu, Bin; Chang, Leland (December 2002). 〈FinFET scaling to 10 nm gate length〉 (PDF). 《Digest. International Electron Devices Meeting》. 251–254쪽. doi:10.1109/IEDM.2002.1175825. ISBN 0-7803-7462-2. S2CID 7106946. 2020년 5월 27일에 원본 문서 (PDF)에서 보존된 문서. 2019년 12월 10일에 확인함. 
  18. ↑ Kaneko, A; Yagashita, A; Yahashi, K; Kubota, T; 외. (2005). 〈Sidewall transfer process and selective gate sidewall spacer formation technology for sub-15nm FinFET with elevated source/drain extension〉. 《IEEE International Electron Devices Meeting (IEDM 2005)》. 844–847쪽. doi:10.1109/IEDM.2005.1609488. 
  19. ↑ “Intel scientists find wall for Moore's Law”. ZDNet. 2003년 12월 1일. 
  20. ↑ “15 Nanometre Memory Tested”. 《The Inquirer》. 2007년 12월 13일에 원본 문서에서 보존된 문서. 
  21. ↑ “16nm SRAM produced – Taiwan Today”. taiwantoday.tw. March 20, 2016에 원본 문서에서 보존된 문서. December 16, 2009에 확인함. 
  22. ↑ Hübler, Arved; 외. (2011). 《Printed Paper Photovoltaic Cells》. 《Advanced Energy Materials》 1. 1018–1022쪽. Bibcode:2011AdEnM...1.1018H. doi:10.1002/aenm.201100394. S2CID 98247321. 
  23. ↑ “Samsung reveals its first 14nm FinFET test chip”. Engadget. 2012년 12월 21일. 
  24. ↑ “Intel reveals 14nm PC, declares Moore's Law 'alive and well'”. The Register. 2013년 9월 10일. 
  25. ↑ “Intel postpones Broadwell availability to 4Q14”. Digitimes.com. 2014년 2월 12일. 2014년 2월 13일에 확인함. 
  26. ↑ “Intel Discloses Newest Microarchitecture and 14 Nanometer Manufacturing Process Technical Details”. Intel. 2014년 8월 11일. 
  27. ↑ “Intel Faces 14nm Shortage As CPU Prices Rise - ExtremeTech”. 《www.extremetech.com》. 
  28. ↑ “History: 2010s”. 《SK Hynix》. 2021년 5월 17일에 원본 문서에서 보존된 문서. 2019년 7월 8일에 확인함. 
  29. ↑ “16/12nm Technology”. TSMC. 2019년 6월 30일에 확인함. 
  30. ↑ “Samsung Mass Producing 128Gb 3-bit MLC NAND Flash”. 《Tom's Hardware》. 2013년 4월 11일. 2019년 6월 21일에 원본 문서에서 보존된 문서. 2019년 6월 21일에 확인함. 
  31. ↑ Shvets, Anthony (2014년 9월 7일). “Intel launches first Broadwell processors”. 《CPU World》. 2015년 3월 18일에 확인함. 
  32. ↑ “Samsung Announces Mass Production of Industry's First 14nm FinFET Mobile Application Processor”. 《news.samsung.com》. 
  33. ↑ “Apple MacBook Pro "Core i7" 3.1 13" Early 2015 Specs”. 《EveryMac.com》. 2015. 2015년 3월 18일에 확인함. 
  34. ↑ “Intel Core i7-5557U specifications”. 《CPU World》. 2015. 2015년 3월 18일에 확인함. 
  35. ↑ Vincent, James (2015년 9월 9일). “Apple's new A9 and A9X processors promise 'desktop-class performance'”. 《The Verge》. 2017년 8월 27일에 확인함. 
  36. ↑ “Talks of foundry partnership between NVIDIA and Samsung (14nm) didn't succeed, and the GPU maker decided to revert to TSMC's 16nm process.”. 2015년 8월 25일에 확인함. 
  37. ↑ “Samsung to Optical-Shrink NVIDIA "Pascal" to 14 nm”. 2016년 8월 13일에 확인함. 
  38. ↑ Smith, Ryan (2016년 7월 28일). “AMD Announces RX 470 & RX 460 Specifications; Shipping in Early August”. Anandtech. 2016년 7월 29일에 확인함. 
  39. ↑ “GlobalFoundries announces 14nm validation with AMD Zen silicon”. 《ExtremeTech》. 
  40. ↑ “NEC releases new high-end HPC product line, SX-Aurora TSUBASA”. 《NEC》 (미국 영어). 2018년 3월 21일에 확인함. 
  41. ↑ Cutress, Ian (2018년 8월 21일). “Hot Chips 2018: NEC Vector Processor Live Blog”. 《AnandTech》. 2019년 7월 15일에 확인함. 
  42. ↑ 가 나 다 라 마 Schor, David (2018년 7월 22일). “VLSI 2018: GlobalFoundries 12nm Leading-Performance, 12LP”. 《WikiChip Fuse》 (미국 영어). 2019년 5월 31일에 확인함. 
  43. ↑ “NVIDIA GeForce RTX 30 Series & Ampere GPUs Further Detailed - GA102/GA104 GPU Specs & RTX 3090, RTX 3080, RTX 3070 Performance & Features Revealed”. 2020년 9월 4일. 
  44. ↑ “16/12nm Technology”. 《TSMC》. 2022년 11월 12일에 확인함. 
  45. ↑ “PB14LPP-1.0” (PDF). 《GlobalFoundries》. 2017년 9월 5일에 원본 문서 (PDF)에서 보존된 문서. 2022년 11월 28일에 확인함. 
  46. ↑ “PB12LP-1.1” (PDF). 《GlobalFoundries》. 2018년 12월 27일에 원본 문서 (PDF)에서 보존된 문서. 2022년 11월 28일에 확인함. 
  47. ↑ Schor, David (2018년 7월 22일). “VLSI 2018: GlobalFoundries 12nm Leading-Performance, 12LP”. 《WikiChip Fuse》. 
  48. ↑ Schor, David (2019년 4월 16일). “TSMC Announces 6-Nanometer Process”. 《WikiChip Fuse》 (미국 영어). 2019년 5월 31일에 확인함. 
  49. ↑ “7nm vs 10nm vs 14nm: Fabrication Process - Tech Centurion”. 2019년 11월 26일. 
  50. ↑ “Intel Now Packs 100 Million Transistors in Each Square Millimeter”. 《IEEE Spectrum: Technology, Engineering, and Science News》 (영어). 2017년 3월 30일. 2018년 11월 14일에 확인함. 
  51. ↑ Bohr, Mark (2017년 3월 28일). “Let's Clear Up the Node Naming Mess”. 《Intel Newsroom》. 2018년 12월 6일에 확인함. 
  52. ↑ “Intel's 10nm Cannon Lake and Core i3-8121U Deep Dive Review”. 
  53. ↑ “SMIC-14nm”. 《SIMC》. 
  54. ↑ Frumusanu, Andrei. “The Samsung Exynos 7420 Deep Dive - Inside A Modern 14nm SoC”. 《www.anandtech.com》. 2024년 8월 1일에 확인함. 
  55. ↑ Frumusanu, Andrei. “Samsung Announces Second-Gen 14nm Low Power Plus (14LPP) Process Now In Mass Production”. 《www.anandtech.com》. 2024년 8월 1일에 확인함. 
  56. ↑ Shilov, Anton. “Samsung Details 11LPP Process Technology: 10 nm BEOL Meets 14 nm Elements”. 《www.anandtech.com》. 2024년 8월 1일에 확인함. 
  57. ↑ Smith, Ryan. “Intel’s 14nm Technology in Detail”. 《www.anandtech.com》. 2024년 8월 1일에 확인함. 
  58. ↑ Cutress, Ian. “Intel Announces 7th Gen Kaby Lake: 14nm PLUS, Six Notebook SKUs, Desktop coming in January”. 《www.anandtech.com》. 2024년 8월 1일에 확인함. 
  59. ↑ Howse, Brett. “Intel Announces 8th Generation Core "Coffee Lake" Desktop Processors: Six-core i7, Four-core i3, and Z370 Motherboards”. 《www.anandtech.com》. 2024년 8월 1일에 확인함. 
  60. ↑ “GLOBALFOUNDRIES 12LP+ FinFET Solution Ready for Production”. 《HPCwire》 (미국 영어). 2024년 8월 1일에 확인함. 
  61. ↑ https://www.anandtech.com/show/14744/smic-14nm-finfet-in-risk-production-to-contribute-revenue-by-late-2019
  62. ↑ https://www.anandtech.com/show/15105/smic-begins-volume-production-of-14-nm-finfet-chips-chinas-first-finfet-line
  63. ↑ https://medium.com/digitimes/smic-to-move-12nm-finfet-process-to-risk-production-by-year-end-2019-ed33cefe7ff8
  64. ↑ https://news.futunn.com/en/post/8135966/smic-starts-small-scale-mass-production-of-the-12nm-process?level=1&data_ticket=1747429279591661
  65. ↑ “Nanotechnology is expected to make transistors even smaller and chips correspondingly more powerful”. 《Encyclopædia Britannica》. 2017년 12월 22일. 2018년 3월 7일에 확인함. 
  66. ↑ “Intel 14nm Process Technology” (PDF). 
  67. ↑ “Samsung's 14 nm LPE FinFET transistors”. 《Electronics EETimes》 (영어). 2016년 1월 20일. 2017년 2월 17일에 확인함. 
  68. ↑ “14 nm lithography process - WikiChip”. 《en.wikichip.org》 (영어). 2017년 2월 17일에 확인함. 
  69. ↑ “16 nm lithography process - WikiChip”. 《en.wikichip.org》 (영어). 2017년 2월 17일에 확인함. 
  70. ↑ “International Technology Roadmap for Semiconductors 2.0 2015 Edition Executive Report” (PDF). October 2, 2016에 원본 문서 (PDF)에서 보존된 문서. April 6, 2017에 확인함. 
  71. ↑ Shilov, Anton. “SMIC Begins Volume Production of 14 nm FinFET Chips: China's First FinFET Line”. 《AnandTech》. 2019년 11월 15일에 원본 문서에서 보존된 문서. 2019년 11월 16일에 확인함. 
이전
22 nm 		MOSFET 제조 공정
 다음
 10 nm 
원본 주소 "https://ko.wikipedia.org/w/index.php?title=14_nm_공정&oldid=39909927"