1T-SRAM

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ニンテンドーゲームキューブに使用されている1T-SRAM (MS3M32B-5)

1T-SRAM(1トランジスタSRAM)はMoSys社が開発した擬似SRAM技術である。

概要[編集]

組込メモリとして従来のSRAMよりも高密度に集積できる。

MoSysは単トランジスタ・ストレージセル(bit cell)をDRAMのように使用し、コントロール回路によりビットセルがSRAMのように機能するようにしている(このコントローラーはDRAMの仕様であるプリチャージやリフレッシュを完全に隠蔽している)。
1T-SRAM(および通常PSRAM)は標準のシングルサイクルSRAMインターフェースを持ち、SRAMとして振舞うロジックが取り囲む。

単トランジスタ・ビットセルにより、1T-SRAMは従来型(6トランジスタ、もしくは「6T」)のSRAMに比べサイズが小さく高密度であり、eDRAMに向いている(原文:1T-SRAM is smaller than conventional (six-transistor, or “6T”) SRAM, and closer in size and density to embedded DRAM (eDRAM).)。

同時に1T-SRAMは複数メガビットのSRAMに比較しうるパフォーマンスを持ち、eDRAMより製造が容易であり、従来型のSRAMのように標準CMOSロジックプロセスで製造される。

MoSysは1T-SRAMをオンダイ組み込み用の物理IPとして市場に提供しており、SOC用途で使用可能である。様々なファウンドリで利用可能であり、チャータードSMICTSMCUMCを含む。エンジニアの中には1T-SRAMおよび「eDRAM」を同じものであるかのように言及する者もいる。それはファウンドリがMoSysの1T-SRAMを「eDRAM」として提供するからである。

特徴[編集]

通常の6T-SRAMと比較した場合:[1]

  • 3分の1以下の実装面積
  • 半分以下の消費電力
  • 実装のしやすさ。通常のロジックプロセスとしてSoCに組み込むことができる
  • シンプルなSRAMインターフェイス
  • SRAMレベルのパフォーマンスがあり、DRAMに比べ低レイテンシである
  • 高信頼性。エラー発生率は1FIT/Mbit以下(65nmプロセス)
  • 高品質。追加の特許使用料なしで透過的なECC技術を使用可能。実装面積のペナルティーなし

技術[編集]

1T-SRAMは小さなバンクの配列(通常128列×256ビット/列で合計32キロビット)として形成され、バンクサイズのSRAMキャッシュおよび機能回路と接続される。 通常のDRAMと比べ面積的に不利だが、短いワードラインによりずっと高速に動作し、各バンクは毎サイクル(RAS cycle)ごとにフルアクセスおよびプリチャージが可能である。これにより高速なランダムアクセス性を提供する。 ひとつのバンクにアクセスするごとに、使用していないバンクを同時にリフレッシュすることが可能である。 付け加えて、アクティブなバンクから読み出したビット列はバンクサイズのSRAMキャッシュにコピーされる。 あるバンクに対してリフレッシュサイクルの時間を許さないような繰り返しアクセスする場合、2つの選択肢がある。

  • 他のすべての異なる列に対してアクセスする(ことでタイムロスをなくす)。この場合は自動的にすべての行がリフレッシュされる。
  • 幾つかの列は繰り返してアクセスされる。

後者の場合、キャッシュがデータを提供し、アクティブなバンクの使用していない列はリフレッシュされる時間がある。

1T-SRAMには4つの世代がある。

オリジナルの 1T-SRAM
6T-SRAMの約半分の大きさであり、消費電力は半分以下であった。
1T-SRAM-M
スタンバイ時に消費電力がより少なくなる変更。携帯電話向けの用途が意図された。
1T-SRAM-R
ECCに対応し、ソフトエラー英語版発生率を低減した。空間ペナルティーを避けるためにより小さなビットセルを使用し、これにより本質的にはより高いエラー発生率となるが、ECCの採用によって、より高い水準で解決した。
1T-SRAM-Q
これは「4倍密度」バージョンであり、より小さなキャパシタのためにほんの少し非標準の製造プロセスを使用する。

1T-SRAM-Rからさらに半分のサイズになった。これはウエハの製造コストをほんの少し上昇させるが、通常のDRAMの製造方法によるロジックの製造からのコスト上昇はない。

出典[編集]

  • Peter N. Glaskowsky (1999-09-13). “MoSys Explains 1T-SRAM Technology”. Microprocessor Report 13 (12). http://pages.cs.wisc.edu/~david/courses/cs838/reader/mpr01.pdf 2007年10月6日閲覧。. 
  • Jones, Mark-Eric (2003-10-14). 1T-SRAM-Q: Quad-Density Technology Reins in Spiraling Memory Requirements. MoSys, Inc.. http://csserver.evansville.edu/~mr56/cs838/Paper16.pdf 2007年10月6日閲覧。. [ ]
  • MoSys homepage
  • US Patent 6,256,248 shows the DRAM array at the heart of 1T-SRAM.
  • US Patent 6,487,135 uses the term "1T DRAM" to describe the innards of 1T-SRAM.
  • Ismini Scouras (2005年6月15日). “1T-SRAM macros are preconfigured for fast integration in SoC designs”. eeProductCenter. http://www.eeproductcenter.com/memory/review/showArticle.jhtml?articleID=164303579 2007年10月6日閲覧。 
  • Anthony Cataldo (2002年12月16日). “NEC, Mosys push bounds of embedded DRAM”. EE Times. ISSN 0192-1541. http://www.eetimes.com/story/OEG20021216S0028 2007年10月6日閲覧。 

参照[編集]

  1. ^ MoSys - Products - 1T-SRAM”. 2010年11月24日閲覧。

外部リンク[編集]

US Patent 7,146,454 "Hiding refresh in 1T-SRAM Architecture"* (by Cypress Semiconductor) describes a similar system for hiding DRAM refresh using an SRAM cache.